ID do artigo: 000085526 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

O Stratix® II tem restrição de taxa de dados em canais de E/S diferenciais de alta velocidade para o pacote de 1508 pinos?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Anterior à versão 3.1 do volume do manual Stratix II, capítulo 2, 5 interfaces diferenciais de E/S de alta velocidade com DPA em dispositivos Stratix II, os canais indicados a mais de 23 linhas das FPLLs do centro (sem incluir a® linha do clock de referência) não puderam operar a 1 Gbps para dispositivos oferecidos no pacote de 1508 pinos. No entanto, Altera® mais caracterização e maior desempenho para canais de velocidade lenta para mais de 1 Gbps(-3,-4)/840Mbps(-5).

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Stratix® II

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.