ID do artigo: 000085641 Tipo de conteúdo: Solução de problemas Última revisão: 18/03/2013

Por que os clocks de saída Altera_PLL estão baixos ao simular essa megafunção em Cadence NCSim?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Se você estiver usando NCSim para simular a megafunção Altera_PLL, alguns dos clocks de saída podem estar travados.

Resolução

Há duas soluções alternativas para este problema:

1. Para instaurar Altera_PLL, verifique "Habilitar parâmetros de saída física" na megafunção e defina os parâmetros de acordo para obter os clocks que você deseja.

2. Habilite a SIM_USE_ICD_PLL_RECONFIG_MODEL para usar o modelo de simulação física, conforme mostrado abaixo para dispositivos Cyclone® V. Você precisará editar os comandos abaixo ao segmentar Arria® dispositivos V ou Stratix® V.

ncvlog -DEFINE SIM_USE_ICD_PLL_RECONFIG_MODEL=TRUE "/eda/sim_lib/cadência/cyclonev_atoms_ncrypt.v" -trabalho cyclonev_ver

Este problema é corrigido a partir da versão 13.1 do software Quartus® II.

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