O verdadeiro requisito de tensão padrão de E/S diferencial para dispositivos Stratix® II, Stratix II GX, Arria™ GX e HardCopy® II depende da localização do verdadeiro buffer diferencial.
A maioria dos buffers LVDS estão localizados nos bancos de E/S laterais. É aqui que o circuito SERDES dedicado está localizado e pode ser acessado pelos pinos de E/S LVDS do banco lateral. Este é o local comum para a maioria das operações de LVDS. Esses bancos exigem um VCCIO de 2,5V para operações de entrada e saída de LVDS.
Os bancos 3, 4, 7 e 8 localizados na parte superior e inferior do dispositivo suportam apenas operações de entrada para LVDS/LVPECL nos buffers de entrada de clock dedicados. Esses buffers usam VCCINT para operações LVDS/LVPECL e não têm dependência da tensão VCCIO do banco. Esses bancos não suportam operações de saída LVDS/LVPECL.
Os bancos 9, 10, 11 e 12 exigem um VCCIO de 3,3V para operações de entrada e saída LVDS/LVPECL. As operações de saída LVDS/LVPECL são suportadas nos pinos PLL[5,6,11,12]_OUT[0,1]. As operações de entrada ou saída LVDS/LVPECL são suportadas nos pinos PLL[5,6,11,12]_FB/OUT2. Estes são os único pinos que podem ser configurados para serem entradas LVDS/LVPECL ou configurados para serem saídas LVDS/LVPECL.
Stratix ii, Stratix II GX e dispositivos HardCopy II não suportam pinos LVDS/LVPECL bidirecionais.