Problema crítico
Descrição
Simulação de nível de porta do exemplo de projeto e testbench falha quando o DQS diferencial de uso está habilitado no DDR2 Controlador de alto desempenho.
Este problema afeta o controlador de alto desempenho da SDRAM DDR2 projetos em dispositivos Stratix III e Stratix IV que possuem o uso opção DQS diferencial habilitada.
A simulação de nível do portão do design de exemplo não se comporta Corretamente.
Resolução
Altera recomenda que você valide a operação funcional do seu projeto através da simulação RTL e do tempo do seu projeto usando a análise de tempo de sincronização do TimeQuest.