ID do artigo: 000085743 Tipo de conteúdo: Solução de problemas Última revisão: 01/12/2015

Novas restrições à configuração de PLL de E/S impostas em 15.1 para Arria 10 EMIF IP

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • E/S
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Na versão 15.1, a faixa válida da frequência de clock de referência PLL selecionável os valores são reduzidos.

    • Para frequências VCO abaixo de 400 MHz, o valor do contador PLL M deve agora ser dentro da faixa de 2 a 7, inclusive.
    • Para frequências VCO entre 400 MHz e 600 MHz, o valor do PLL M o contador deve estar dentro do intervalo de 2 a 15, inclusive.
    • Para frequências VCO iguais ou superiores a 600 MHz, o valor do PLL M o contador deve ser maior ou igual a 4.

    Usuários com designs parametrizados em uma versão anterior podem encontrar erros quando gerando seu IP EMIF na versão 15.1.

    Resolução

    Não há solução alternativa para este problema.

    Este problema não será corrigido.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

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