ID do artigo: 000085752 Tipo de conteúdo: Solução de problemas Última revisão: 25/08/2015

Por que as margens de sincronização são os mesmos valores para todos os cantos ao executar o Relatório DDR no analisador de sincronização para Intel® Arria® 10 FPGA interfaces de memória externa?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O tempo de E/S, que inclui Endereço/Comando, gating DQS, captura de leitura, gravação e nivelamento de gravação está totalmente calibrado ao longo do processo, da tensão e da temperatura (PVT). Portanto, as margens são as mesmas em todos os modelos. O DDR de relatório no analisador de temporização relata os piores valores de caso em todos os cantos para essas interfaces calibradas.

Resolução

N/A

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Este artigo aplica-se a 3 produtos

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FPGA Intel® Arria® 10 GX
FPGA Intel® Arria® 10 SX SoC

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