ID do artigo: 000085792 Tipo de conteúdo: Solução de problemas Última revisão: 11/03/2013

Por que meu VHDL para loop não é sintetizado corretamente?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema nas versões 12.0 e posteriores do software Quartus® II, você pode não receber um aviso ou erro de que o limite certo de alcance deve ser constante quando você tiver a seguinte construção VHDL:

for J in 0 to loop
 
end loop;

Este constructo VHDL não é suportado pela Síntese Integrada Quartus II e pode resultar em lógica sintetizada incorreta.

Resolução

Para evitar este problema, não use esta construção, mesmo que o software Quartus II não forneça um aviso ou erro.

Esta construção gera uma mensagem apropriada começando com o software Quartus II versão 12.1 SP1.

Produtos relacionados

Este artigo aplica-se a 1 produtos

Dispositivos programáveis Intel®

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.