ID do artigo: 000085799 Tipo de conteúdo: Solução de problemas Última revisão: 27/08/2013

Por que vejo um deslocamento entre os clocks de entrada e saída para plLs de dispositivo Stratix III operando no modo de compensação de buffer de atraso zero?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver um deslocamento entre os clocks de entrada e saída ao executar um dispositivo PLL do dispositivo Stratix® III no modo de compensação de zero delay buffer (ZDB) se o seu projeto for compilado no software Quartus® II versão 8.0 SP1 ou em qualquer versão anterior.

O modo de compensação ZDB alinha a borda ascendente do clock no pino de entrada dedicado de um PLL à borda ascendente do clock de saída no pino de saída dedicado do PLL.  No entanto, os atrasos de compensação não foram otimizados nas versões do software Quartus II antes de 8.1.

Os atrasos de compensação foram corrigidos a partir da versão 8.1 do software Quartus II.  Esta é também a primeira versão com modelos de sincronização final para densidades específicas de dispositivos na família Stratix III.

Se você não puder atualizar sua versão do software Quartus II para uma versão com os atrasos de compensação fixa, você poderá adicionar uma mudança de fase na megafunção ALTPLL para compensar o deslocamento do clock.  Você deve medir o deslocamento em sua placa para determinar o valor para a mudança de fase necessária.

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