Problema crítico
Descrição
Uma simulação de VCS-MX de uma interface de memória externa baseada em UniPHY Núcleo IP em VHDL com o script de simulação fornecido vcsmx_setup.sh falha no momento 0ns com o seguinte erro:
0 ns: ERROR: altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench/F_valid
is 'x'.
at time 0 Scope: \DUT_EXAMPLE_SIM.E0.IF0.S0.CPU_INST .the_altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench
File: ./../..//submodules/altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench.v
Line: 498.
Este problema afeta os protocolos DDR2 e DDR3 e QDR II/II e RLDRAM II ao usar o sequenciador Nios II baseado em Nios II.
Resolução
A solução alternativa para este problema é a seguinte:
- Em um editor de texto, abra um dos seguintes arquivos, o que se aplica:
- <variant_name>_example_design/simulação/vhdl/submodules/dut_example_sim_e0_if0_s0_rst_controller.vho
- <variant_name>_sim/submodules/dut_e0_if0_s0_rst_controller.vho
- Alterar o valor inicial dos registros no sincronizador de reinicialização a partir de:
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'0\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'0\';
Para:
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_0_46q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_1_45q : STD_LOGIC
:= \'1\';�
SIGNAL dut_example_sim_e0_if0_s0_rst_controller_altera_reset_controller_rst_controller_altera_reset_synchronizer_alt_rst_sync_uq1_altera_reset_synchronizer_int_chain_out_47q : STD_LOGIC
:= \'1\';
(Os nomes exatos de seus sinais podem diferir daqueles acima,
mas eles conterão o substring altera_reset_synchronizer_int_chain .)