Problema crítico
Descrição
Quando você compila um design que contém uma megafunção LVDS SERDES e visa um dispositivo Stratix V, o software Quartus II é exibido uma mensagem de aviso semelhante à seguinte:
Critical Warning: DIVCLK port on the PLL is not properly
connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER.
The output clock port on the PLL must be connected.
Este problema afeta todos os designs Stratix V que contêm LVDS Megafunção serdes.
Resolução
Nenhuma solução alternativa. Este problema será corrigido em uma versão futura da função Ethernet MegaCore de velocidade tripla.