Ao compilar o controlador DDR3, DDR2, LPDDR2, QDRII ou RLDRAM II com UniPHY IP usando um dispositivo FPGA que tem um número relativamente baixo de bancos de IO, você pode experimentar um erro de não ajuste e possivelmente o seguinte erro Quartus® II.
Erro (175020): restrição ilegal de PLL fracionada para a região
O problema ocorre se todos os bancos de IO em um determinado lado do FPGA foram totalmente usados pela interface de memória e pelo clock de referência de entrada PLL e outros pinos de interface de memória diversas não possuem o mesmo padrão de IO da interface de memória IO.
Defina o clock de referência de entrada PLL e outros pinos de interface de memória diversas para ter o mesmo padrão de IO da interface de memória IO.