ID do artigo: 000085866 Tipo de conteúdo: Solução de problemas Última revisão: 18/09/2017

Por que eu recebo o erro "a opção de ativação de clock ou de limpeza síncronos pode ser escolhida ao mesmo tempo" na geração do Platform Designer com Stratix® 10 FPGA?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Registrador de deslocamento (baseado em RAM) Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 17.1 do Software Quartus® Prime Pro Edition com Stratix® 10 dispositivo, você pode ver a mensagem de erro do editor de parâmetro IP shift register (baseada em RAM) mencionada acima na geração Platform Designer. Isso aconteceu sempre que você tenta instanciar tanto a porta clara síncronos quanto a porta de ativação do clock juntas.

Resolução

Para contornar o problema, desabilite a porta clara síncronos ou a porta de habilitação do clock.

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