ID do artigo: 000085866 Tipo de conteúdo: Solução de problemas Última revisão: 18/09/2017

Por que eu recebo erro "a opção de opção de limpeza síncrona ou a opção de habilitar o clock pode ser escolhida ao mesmo tempo" na geração Platform Designer com Intel® Stratix® 10 FPGA?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Registrador de deslocamento (baseado em RAM) Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 17.1 com o dispositivo Intel® Stratix® 10, você pode ver a mensagem de erro do editor de parâmetros DE Shift Register (BASEADA EM RAM) mencionada acima na geração De designer de plataformas. Isso aconteceu sempre que você tenta instalá-la, tanto a porta clara síncrona quanto o clock habilitam a porta juntos.

    Resolução

    Para resolver o problema, desabilite a porta de limpeza síncrona ou a porta de habilitar o clock.

    Esta restrição será suspensa a partir do software Intel® Quartus® Prime Pro Edition versão 18.0.

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    FPGAs Intel® Stratix® 10 e FPGAs SoC

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