Devido a um problema com a Intel® MAX® ADC modular FPGA 10 Intel® FPGA IP VHDL, modelos incorretos são gerados.
Esta mensagem de erro é emitida quando a simulação de VHDL é iniciada. Ela ocorre devido a um nome incorreto do módulo sendo usado em modelos de simulação de VHDL gerados automaticamente.
Para resolver este problema, use o modelo de simulação de HDL Verilog.
A simulação de VHDL não é suportada para o Intel MAX 10 FPGA modular ADC Intel FPGA IP.