Erro (16812): Erro de HDL verilog em altera_up_sync_fifo.v(138): as conexões de porta não podem ser ordenadas e nomeadas. Ou pode haver uma vírgula em fuga na chamada conexão de porta.

Devido a um problema no software Intel® Quartus® Prime Pro e Standard Edition versão 17.1 da atualização 1 e anterior, você pode ver este erro de sintaxe ao compilar o ip RS232_UART gerado usando o Platform Designer.

Para resolver este problema, edite o arquivo HDL IP "\altera_up_avalon_rs232_\synth\altera_up_sync_fifo.v" para atualizar o erro de sintaxe na instância scfifo. Remova o ""," no final da linha 129 e adicione-o novamente após //synopsys translate_off na linha 133

Código original:

scfifo Sync_FIFO
(
Entradas
.clock (clk),
.sclr (redefinição),

.data (write_data),
.wrreq (write_en),

.rdreq (read_en),

Bidirecionais
Saídas
.vazio (fifo_is_empty),
.full (fifo_is_full),
.usedw (words_used),
    
.q (read_data),

Utilizadas
sinopses translate_off
.aclr (),
.almost_empty (),
.almost_full ()
sinopses translate_on
);

Código modificado:

scfifo Sync_FIFO
(
Entradas
.clock (clk),
.sclr (redefinição),

.data (write_data),
.wrreq (write_en),

.rdreq (read_en),

Bidirecionais
Saídas
.vazio (fifo_is_empty),
.full (fifo_is_full),
.usedw (words_used),
    
.q (read_data)

Utilizadas
sinopses translate_off
,
.aclr (),
.almost_empty (),
.almost_full ()
sinopses translate_on
);

Este problema é corrigido começando com o software Intel Quartus Prime Pro e Standard Edition versão 18.0