Devido a um problema no Software Quartus® II versão 12.1 e posterior, você pode ver este erro em dispositivos Stratix® V ao usar a função ALTLVDS_RX mega no modo PLL externo.
Erro: o nó receptor serdes 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|rx_0' não está conectado corretamente na porta 'CLOCK0'. Ele deve estar conectado a uma das portas válidas listadas abaixo. Informações: podem ser conectadas à porta LVDSCLK de stratixv_pll_lvds_output WYSIWYGInfo: pode ser conectada à porta OUTCLK de generic_pll WYSIWYG
Para resolver este problema, um buffer LVDS precisa ser inserido entre o pll externo e a instância ALTLVDS no rx_inclock e nas portas rx_enable.
Consulte o artigo abaixo para saber como adicionar um buffer LVDS intermediário entre o PLL externo e o ALTLVDS IP.
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 12.1.