Descrição
Se o controlador Intel® Arria® de FPGA 10 Intel® FPGA IP tiver a interface MMR habilitada, você poderá notar que o sinal mmr_readdatavalid afirma ocasionalmente, mesmo quando não são emitidos comandos de leitura.
A mmr_readdatavalid é originada do comando de leitura interna do controlador de memória e pode fazer com que a interface Avalon® host capture os dados de leitura errados.
Resolução
A Avalon host só deve aceitar mmr_readdatavalid com base nos seguintes requisitos:
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mmr_readdatavalid retorna um ciclo após a emissão de solicitação de leitura para o registro de MMR ecc1, ecc2, ecc3, ecc4.
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mmr_readdatavalid retorna três ciclos após a emissão de solicitação de leitura para todos os outros registros de MMR que não seja ecc1, ecc2, ecc3, ecc4.
Exemplo: a interface Avalon host só deve aceitar mmr_readdatavalid um ciclo de clock após o envio de solicitação de leitura para registrar ecc1 (com mmr_waitrequest sinal baixo ).