A alteração para sincronização tWPRE pode causar falha em interfaces DDR2 e DDR3 em dispositivos Arria V e Cyclone V

Este problema afeta interfaces DDR2 e DDR3 em Arria V e Cyclone V.

Na versão 14.0, foi feita uma alteração no ArriaV e Cyclone Controlador de memória dura V (para configurações de HPS e não-HPS) que habilita o término do buffer de saída de E/S aproximadamente um ciclo de clock de memória mais cedo do que o buffer de saída habilitada. Esta mudança foi feito para melhorar a duração do preâmbulo de gravação (tWPRE) para Interfaces DDR2 e DDR3. No entanto, essa mudança também causa um aumento na dissipação de energia estática, porque permite a rescisão de OCT de leitura quando a interface está ociosa.

Esta alteração é revertida na versão 14.1.

Se você estiver usando a versão 14.0 ou 14.1, e encontrar funcional falhas diretamente atribuíveis ao tempo tWPRE , entre em contato Altera serviços técnicos para uma solução alternativa.

A solução alternativa para este problema para entrar em contato Altera técnico Serviços.

Este problema será corrigido em uma versão futura.