ID do artigo: 000085987 Tipo de conteúdo: Solução de problemas Última revisão: 13/08/2012

Se eu remover o clock de entrada para o meu PLL em dispositivos Stratix série Cyclone série Cyclone no modo de usuário, qual é o comportamento do(s) clock(s) de saída PLL??

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Se você remover o clock de entrada para um PLL em um Stratix® série, série Cyclone® série ou dispositivo Arria® GX, o VCO irá derivar para uma frequência de chão não especificada. O (s) clock(s) de saída PLL é, em seguida, igual à frequência de piso VCO não especificada dividida pelos contadores de saída para as saídas de clock PLL(s).

Observe que a frequência do chão do VCO pode variar de dispositivo para dispositivo devido à variação do processo.

Produtos relacionados

Este artigo aplica-se a 9 produtos

FPGAs Cyclone® III
FPGA Cyclone® II
FPGAs Stratix®
FPGA Arria® GX
FPGAs Stratix® II GX
FPGAs Stratix® II
FPGAs Cyclone®
FPGA Stratix® IV GX
FPGAs Stratix® III

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.