ID do artigo: 000086026 Tipo de conteúdo: Solução de problemas Última revisão: 27/07/2012

O Assistente de design gera avisos espúrias para designs Arria V que incluem PHY 10GBASE-R v12.0 megafunções

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Para projetos que visam a família de dispositivos Arria V e que contém uma megafunção PHY 10GBASE-R v12.0, se você executar o Design Assistente após a montagem, o Assistente de design gera o seguinte quatro avisos críticos:

    • Critical Warning (332012): Synopsys Design Constraints File file not found
    • Critical Warning (308019): (Critical) Rule C101: Gated clock should be implemented according to the Altera standard scheme
    • Critical Warning (308060): (High) Rule D101: Data bits are not synchronized when transferred between asynchronous clock domains
    • Critical Warning (308067): (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains

    Esses avisos dizem respeito à análise de temporização, que o Quartus O software II versão 12.0 não é compatível com dispositivos Arria V.

    Resolução

    Para compilação e simulação funcional, você pode ter segurança ignore esses avisos.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Arria® V e FPGAs SoC

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