ID do artigo: 000086086 Tipo de conteúdo: Mensagens de erro Última revisão: 19/03/2018

Erro (13880): erro de Indicação vinculativa do VHDL <vhdl file="">em: entidade de design não possui tipo de std_logic que seja especificado para o mesmo componente genérico no componente associado.</vhdl>

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

No Software Quartus® Prime Pro Edition versão 17.1 Update 1 ou anterior, você pode ver esta mensagem de erro se tiver uma largura de bits de 1 que são gravadas com std_logic_vertor(0 downto 0) em um arquivo VHDL. O Platfrom Designer o alterará para std_logic automaticamente quando gerar os arquivos de síntese.

Resolução

Para contornar o problema, adicione a seguinte propriedade ao arquivo <custom _hw>.tcl..

set_port_property <port_name> VHDL_TYPE std_logic_vector

Se for um sinal de 1 bit, o Platform Designer assumirá que é std_logic a menos que o sinal acima seja especificado

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