ID do artigo: 000086104 Tipo de conteúdo: Solução de problemas Última revisão: 14/03/2016

Por que vejo um erro ao acessar meu IP FPGA no meu Arria SoC Design?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

No bootloader Arria® 10 U-Boot no SoC EDS versão 15.1.2 e anterior, há um tempo de tempo noC que é erroneamente deixado habilitado pela função reset_assert_all_bridges. Essa interrupção pode ser alcançada se o IP no FPGA for lento para responder, resultando em um erro de acesso.

Solução alternativa

Este problema está programado para ser corrigido na próxima versão do SOC EDS. Há um patch disponível para resolver este problema com versões anteriores aqui: https://github.com/altera-opensource/u-boot-socfpga

Produtos relacionados

Este artigo aplica-se a 2 produtos

FPGA Intel® Arria® 10 SX SoC
Intel® Arria®

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.