Como posso habilitar a análise de temporização das interfaces Ethernet HPS através da FPGA?

A análise de sincronização das interfaces Ethernet HPS via FPGA é desabilitada por padrão.  Ele pode ser habilitado no SoC Cyclone® V e Arria® SoC V seguindo as etapas abaixo.

Para habilitar a análise de sincronização no software Quartus® Prime Standard edition para interfaces Ethernet HPS através do FPGA adicionar a seguinte atribuição global no Arquivo de configurações Quartus (.qsf) para o seu projeto

set_global_assignment -name ENABLE_HPS_INTERNAL_TIMING ON

Notas:

• Os usuários devem garantir que as interfaces externas no FPGA estejam limitadas
  • Para obter detalhes sobre restrição de Iinterfaces de RGMI, consulte: https://www.altera.com/support/support-resources/design-examples/intellectual-property/exm-tse-rgmii-phy.html
• Esta atribuição global substitui a variável quartus.ini usada nos exemplos de RGMII e SGMII em Rocketboards.org
  
• A partir do software Quartus II versão 15.1 QSYS adicionará restrições para o HPS EMAC FPGA interface de malha.

Essas informações estão programadas para serem incluídas em uma versão futura dos manuais de referência técnica Cyclone V SoC e Arria SoC Arria V