ID do artigo: 000086168 Tipo de conteúdo: Documentação e informações do produto Última revisão: 30/08/2017

Como posso habilitar a análise de temporização das interfaces Ethernet HPS através da FPGA?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    A análise de sincronização das interfaces Ethernet HPS via FPGA é desabilitada por padrão.  Ele pode ser habilitado no SoC Cyclone® V e Arria® SoC V seguindo as etapas abaixo.

     

    Resolução

    Para habilitar a análise de sincronização no software Quartus® Prime Standard edition para interfaces Ethernet HPS através do FPGA adicionar a seguinte atribuição global no Arquivo de configurações Quartus (.qsf) para o seu projeto

    set_global_assignment -name ENABLE_HPS_INTERNAL_TIMING ON

    Notas:

    Essas informações estão programadas para serem incluídas em uma versão futura dos manuais de referência técnica Cyclone V SoC e Arria SoC Arria V

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    Este artigo aplica-se a 5 produtos

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