Por que vejo problemas de travamento PLL e erros de dados quando uso o clock de entrada de FPGA de 100 MHz (fpga_clk_100) no design de referência de hardware dourado (GHRD) Intel® Stratix® 10 SoC?

O clock FPGA de 100 MHz fpga_clk_100 em PIN_AW10 é definido incorretamente como um clock LVDS na versão 18.1 e anterior do Intel® Stratix® soC 10 SoC Golden Hardware Reference Design (GHRD).   Isso pode causar comportamento inesperado no design para a lógica clocked a partir desta fonte.

Para resolver este problema, edite a atribuição de IO para fpga_clk_100 de LVDS para 1,8V (PIN_AW10) usando as ferramentas Editor de designação >Assignment ou Atribuições->Pin Planner.

Nota: se o projeto foi compilado, o padrão de IO no sinal de complemento LVDS criado automaticamente fpga_clk_100(n) deve ser definido como 1,8V.  O sinal de complemento LVDS criado automaticamente será removido automaticamente.

Esta correção está programada para ser incluída em uma versão futura do Intel Stratix 10 SoC GHRD.