Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 18.1 e anterior, você pode ver este erro interno no estágio do plano de ajuste ao compilar um design FPGA Intel® Stratix® 10 com várias instâncias do altclkctrl Intel® FPGA IP. Este erro ocorre quando o recurso de fixação de clock é ativado e impulsiona a lógica dentro de um único banco de E/S ou bloco de transceptor.
Apenas um portão de clock é suportado em um único banco de E/S ou bloco de transceptor em Intel® Stratix® 10 dispositivos.
Para evitar o erro, reduza o número de blocos de controle do clock com o recurso de fixação do clock habilitado em um único banco de E/S ou bloco de transceptor para um.
Esta configuração está programada para fornecer uma mensagem de erro clara em uma versão futura do software Intel® Quartus® Prime Pro Edition.