ID do artigo: 000086288 Tipo de conteúdo: Solução de problemas Última revisão: 11/08/2017

Por que minha compilação de importação de BSP OpenCL 17.0 mostra falhas de sincronização falsas?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • SDK Intel® FPGA para OpenCL™ Edição Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    No Intel® FPGA SDK para fluxo de BSP OpenCL™ de 17,0 BSP, alguns clocks podem mostrar falhas de sincronização no BSP durante uma compilação de importação, mesmo que a semente base tenha atendido o tempo. Isso é uma falha falsa e aparece à medida que algumas das restrições da compilação base são ignoradas devido ao pedido no qual as restrições de SDC são aplicadas durante a compilação de importação.

    Resolução

    Os usuários precisarão comentar ou remover as seguintes linhas em seu arquivo top.qsf:

    # revisão base compila restrições de SDC apenas

    set_global_assignment -name SDC_FILE base.sdc

    set_global_assignment -disable -name SDC_FILE top.sdc

    set_global_assignment -disable -name SDC_FILE top_post.sdc

     

    Será necessário fazer outra compilação de importação após a alteração do arquivo QSF

    aoc -board .cl

    Este problema está programado para ser corrigido em uma versão futura do Intel® FPGA SDK para OpenCL™.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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    1

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