ID do artigo: 000086299 Tipo de conteúdo: Solução de problemas Última revisão: 09/09/2012

Os controles de eventos de síntese Quartus II suportam controles em HDL Verilog?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Não, a Síntese Integrada Quartus® II não suporta controles de eventos em HDL Verilog. Por exemplo, o código abaixo sintetiza apenas um registro, embora a síntese quartus II não emita um erro:

module lab0_uart(
    input clk_i,
    input rx_i,
    output reg tx_o
    );

always @(posedge clk_i) begin
    tx_o <= repeat(2000) @(posedge clk_i) rx_i;
    end
endmodule

Resolução

Para evitar esse comportamento, não use controles de eventos no Verilog HDL.

Um erro indicando que esta sintaxe não é suportada está programado para ser adicionado a uma futura versão do software Quartus II.

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