ID do artigo: 000086319 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que o barramento Avalon trava ao simular um controlador SDRAM DDR2 e DDR3 com UniPHY gerado na versão 11.0?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O controlador baseado em SDRAM DDR2 e DDR3 SDRAM UniPHY versão 11.0 com a Interface de Registro de Controle e Status (CSR) habilitada faz com que o barramento Avalon seja travado em simulações modelsim. Após uma Avalon de leitura ou gravação, o sinal WAITREQUEST afirma alta e permanece afirmado indefinidamente, não permitindo outras transações de leitura ou gravação no barramento Avalon.

    O problema está no arquivo alt_mem_ddrx_csr.v. Há incompatibilidades de largura de barramento no arquivo que levam a bits não conectados a determinadas portas de configuração.

    A solução alternativa é baixar a versão anexada do arquivo alt_mem_ddrx_csr.v e substituir as quatro instâncias nos seguintes diretórios:

    corename/

    corename_sim/altera_mem_if_nextgen_ddr3_controller_core/

    corename_example_design/simulação/corename_example_sim/submodules

    corename_example_design/example_project/corename_example/submodules

    Este problema será corrigido em uma versão futura do software Quartus® II.

    Baixe o arquivo Verilog no link abaixo:

    alt_mem_ddrx_csr.v (Verilog)

    Resolução

    A solução alternativa é baixar a versão anexada do arquivo alt_mem_ddrx_csr.v e substituir as quatro instâncias nos seguintes diretórios:

    corename/

    corename_sim/altera_mem_if_nextgen_ddr3_controller_core/

    corename_example_design/simulação/corename_example_sim/submodules

    corename_example_design/example_project/corename_example/submodules

    Este problema será corrigido em uma versão futura do software Quartus® II.

    Baixe o arquivo Verilog no link abaixo:

     

    alt_mem_ddrx_csr.v (Verilog)

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