ID do artigo: 000086323 Tipo de conteúdo: Solução de problemas Última revisão: 13/08/2012

Por que as restrições core_clk_out de sincronização das interfaces PCI Express para dispositivos CYCLONE® IV GX são ignoradas pelo software Quartus® II.

Ambiente

  • Componente genérico
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Quartus® II versão 9.1 SP1 e anteriormente, para dispositivos Cyclone® IV GX, a restrição de core_clk_out SDC gerada automaticamente é feita incorretamente e o aviso a seguir será gerado durante a fase de análise e sisis.

    Aviso: atribuição ignorada: create_clock -name {core_clk_out} -período 8.000 -waveform { 0.000 4.000 } [get_nets {*altpcie_hip_pipen1b_inst|core_clk_out~clkctrl}]
    Aviso: argumento <targets> é uma coleção vazia

    Para resolver este problema, altere a restrição de core_clk_out SDC no nome <variação>.sdc para:
    create_clock -name {core_clk_out} -período 8.000 [get_nets *altpcie_hip_pipen1b_inst|core_clk_out*]

    Resolução

    Este problema não está programado para ser corrigido em uma versão futura do software Quartus II.

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    Este artigo aplica-se a 1 produtos

    FPGA Cyclone® IV GX

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