ID do artigo: 000086334 Tipo de conteúdo: Solução de problemas Última revisão: 30/06/2017

Por que o meu Stratix iv scfifo e o registro de saída dcfifo são limpos durante a afirmação do sclr durante a simulação funcional?

Ambiente

    Intel® Quartus® Prime Standard Edition
    FIFO Intel® FPGA IP
    Simulação, depuração e verificação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no Stratix® scfifo e modelo de simulação dcfifo, o registro de saída será incorretamente limpo durante a afirmação da entrada de sclr.


Resolução

Em simulação de hardware e nível de porta, o registro de saída manterá seu valor anterior.

Este problema está programado para ser corrigido em uma futura versão do software Quartus Prime Standard Edition.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Stratix® IV

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.