ID do artigo: 000086334 Tipo de conteúdo: Solução de problemas Última revisão: 30/06/2017

Por que o meu Stratix iv scfifo e o registro de saída dcfifo são limpos durante a afirmação do sclr durante a simulação funcional?

Ambiente

  • Intel® Quartus® Prime Standard Edition
  • FIFO Intel® FPGA IP
  • Simulação, depuração e verificação
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no Stratix® scfifo e modelo de simulação dcfifo, o registro de saída será incorretamente limpo durante a afirmação da entrada de sclr.


    Resolução

    Em simulação de hardware e nível de porta, o registro de saída manterá seu valor anterior.

    Este problema está programado para ser corrigido em uma futura versão do software Quartus Prime Standard Edition.

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    FPGAs Stratix® IV

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