ID do artigo: 000086341 Tipo de conteúdo: Solução de problemas Última revisão: 23/06/2021

Por que vejo erros funcionais no hardware ao usar o núcleo IP Intel® Stratix® 10 10GBASE-KR?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • 10GBASE-R PHY Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema nas versões 20.1 e 20 do Software Prime Pro Edition do Intel® Quartus®, você pode ver falhas de hardware ao usar o núcleo IP Intel® Stratix® 10 10GBASE-KR.

    Este problema ocorre devido a restrições de sincronização incorretas no arquivo SDC (Auto-generated Intel® Stratix® 10 10GBASE-KR PHY) do núcleo synopsys. Os caminhos para a entrada xgmii_tx_dc do IP ou da saída xgmii_rx_dc do IP podem estar incorretamente limitados. Este problema pode ocorrer mesmo que não sejam relatadas violações de sincronização no Analisador de Tempor.

    Apenas implementações de propriedade intelectual (IP) com as seguintes topologias de clocking são impactadas por este problema:

    • A porta xgmii_tx_clk do IP e o clock alimentando a lógica ou o MAC que conduz a porta xgmii_tx_dc do IP estão conectados ao mesmo clock gerado externamente

    • A porta xgmii_rx_clk do IP e o clock alimentando a lógica alimentada pela porta xgmii_rx_dc do IP estão conectadas ao mesmo clock gerado externamente

    Se o seu projeto usar a topologia de clocking listada acima e ainda estiver em desenvolvimento, consulte a seção Resolução para ação corretiva.  Para projetos já em produção que usam a topologia de clocking listada acima, siga estas etapas para ver se existem violações de tempo para um design pré-configurado:

    1. Localize o arquivo PHY PHY original gerado automaticamente para 10GBASE-KR: \\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10_.sdc.
    2. Renomeie este arquivo para:\\altera_xcvr_10gkr_s10_\synth\altera_xcvr_10gkr_s10__original.sdc.
    3. Copie o arquivo corrected-krphy-sdc-to-rename.sdc no seguinte link (corrected-krphy-sdc-to-rename.sdc) no mesmo local e renomeie-o para o mesmo nome do arquivo .sdc original (o nome "altera_xcvr_10gkr_s10_.sdc" antes da modificação na etapa 2).
    4. Execute novamente a análise de temporize do projeto e verifique se há violações.

    Nota: o arquivo .sdc gerado automaticamente será substituído se o IP for regenerado, de modo que essas etapas precisarão ser repetidas se o IP for regenerado.

    Resolução

     

    Se o seu projeto for afetado e você estiver usando as versões 20.3 ou 21.2 do software Intel® Quartus® Prime Pro Edition, baixe e instale o patch relevante na seguinte lista:

    Nota: para que o patch entre em vigor, o núcleo IP PHY 10GBASE-KR deve ser regenerado após a instalação do patch.

    Se você estiver usando o software Intel® Quartus® Prime Pro Edition versões 20.1, 20.2, 20.4 ou 21.1 , atualize para o patch de software v21.2 e instale o Patch 0.07.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition v21.3.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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