Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 17.1 da atualização 1 e anterior, você pode ver este erro interno durante a colocação de um design Intel® Stratix® 10 FPGA contendo vários domínios de clock.
O erro interno pode ocorrer quando um design contém vários domínios de clock assíncronos, que não foram declarados assíncronos nos arquivos Synopsys Design Constraints (.sdc).
Para resolver este problema, certifique-se de que todos os domínios de clock assíncronos sejam declarados assíncronos usando o comando set_clock_groups .
Por exemplo:
set_clock_groups -assíncrono -grupo [get_clocks ] -grupo [get_clocks ]
Este problema está programado para ser resolvido em uma futura versão do software Intel Quartus Prime Pro Edition.