ID do artigo: 000086381 Tipo de conteúdo: Solução de problemas Última revisão: 19/08/2021

Por que vejo problemas de coerência de cache entre a HPS e o FPGA® em projetos soC Intel Agilex 7 FPGA no software Intel® Quartus® Prime Pro Edition versão 20.4 e anterior?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a® um problema no software Intel® Quartus® Prime Pro Edition versão 20.4 e anterior, erros de coerência de cache podem ser vistos em designs soC Intel Agilex 7 FPGA para transações através da ponte FPGA para SOC.

Resolução

Um patch para resolver este problema foi lançado para você-boot-socfpga e está disponível em https://github.com/altera-opensource/u-boot-socfpga

começando com as seguintes filiais

https://github.com/altera-opensource/u-boot-socfpga

V2020.10

  • HSD #14012926793: cache: ncore: desabilitar o filtro snoop
  • Data de compromisso: 31 de março de 2021
  • ID de compromisso c79c23c6201819ca32b6739eff2e2b25e19f6624

Este patch está incluído em filiais mais recentes.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs e FPGAs SoC Intel® Agilex™ 7

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Isenção de responsabilidade

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