ID do artigo: 000086385 Tipo de conteúdo: Solução de problemas Última revisão: 19/08/2021

Por que vejo problemas de coerência de cache entre a HPS e o FPGA em designs HPS usando interfaces ACE-Lite na versão 20.4 do Prime Pro e anterior do Intel Quartus Prime Pro?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel© Quartus© Prime Pro versão 20.4 e anterior, os valores de sinal AXI incorretos podem ser vistos em transações entre
Gerentes ARM® AMBA® AXI ACE-Lite usando o protocolo ARM AXI ACE-Lite para conectar-se a outra lógica no designer de plataforma, como HPS FPGA a pontes SOC ou Avalon® Agentes.   Isso pode ser visto no tempo de uso como erros de coerência de cache.

Resolução

O patch 0.28 para o software Intel® Quartus® Prime Pro versão 20.4 está disponível para corrigir este problema.   Baixe e instale o patch a partir do
link relevante abaixo e compile seu projeto.

quartus-20.4-0.28-linux.run

quartus-20.4-0.28-windows.exe

quartus-20.4-0.28-readme.txt

Este problema é corrigido no software Intel© Quartus© Prime Pro versão 21.1

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