ID do artigo: 000086426 Tipo de conteúdo: Solução de problemas Última revisão: 06/12/2018

erro de hdl ou vhdl verilog: descriptografia de data_block falhou

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 18.1 e anterior, você pode ver esta mensagem de erro no estágio de síntese ao migrar um IP.

    Resolução

    Para resolver este problema, regenerar o IP afetado manualmente no Platform Designer.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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