Em alguns casos, a frequência do clock do HPS MPU pode ser diferente do que o usuário selecionou em Qsys.
Este problema é devido ao editor bsp usar incorretamente as informações de entrega para criar as configurações do divisor PLL c0 principal a ser usado pelo Pré-carregador.
O problema não acontece em todas as configurações de clocking, mas apenas em algumas configurações que exigem que o divisor PLL c0 k principal seja alterado do valor padrão de 1. O usuário pode verificar se a configuração é afetada fazendo o seguinte:
o Procure no arquivo de entrega chamado hps.xml para o parâmetro chamado main_pll_c0_internal
o Consulte o preloader/generated/pll_config.h para obter os seguintes parâmetros: CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT, CONFIG_HPS_ALTERAGRP_MPUCLK
o Se os dois valores do divisor a seguir forem iguais, o problema não está presente:
· valor1 = (main_pll_c0_internal 1)
· value2 = (CONFIG_HPS_ALTERAGRP_MPUCLK 1) x (CONFIG_HPS_MAINPLLGRP_MPUCLK_CNT 1)
Este problema foi corrigido no software Quartus® Prime Standard versão 16.1.