ID do artigo: 000086496 Tipo de conteúdo: Documentação e informações do produto Última revisão: 11/09/2012

Como posso alcançar taxas de clock mais altas no controlador de alto desempenho DDR2 DDR2 DDR2 de Cyclone III no software Quartus II versão 9.1 e além?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Se você projetou seu sistema:

1. Com base em Quartus® Especificações da coluna de E/S SDRAM DDR2 versão 9.0 do software II para Cyclone® Dispositivo III e

2. Após migrar para o software Quartus II 9.1, e mudar o design para usar o controlador de alto desempenho DDR2 SDRAM II

Você pode observar falhas de sincronização do núcleo e degradação de desempenho.

 

Para obter uma taxa de clock mais alta e remover as violações de sincronização do núcleo, considere as diretrizes abaixo:

I. Certifique-se de que você está usando o PHY baseado em AFI.

II. No software Quartus II, clique em Atribuições para baixo e selecione Configurações

 

    1. Clique em Otimizações de Síntese Física.

 

        Um. Defina o nível de esforço como Extra.

        B. Na seção Otimizar para desempenho, habilite todas as opções.

 

    2. Clique em Configurações de análise e síntese e configure a técnica de otimização para acelerar.

 

III. Se você precisar executar o re layout da placa, certifique-se de que todos os pinos de interface estejam colocados em um lado (superior ou inferior).

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FPGAs Cyclone® III

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