ID do artigo: 000086516 Tipo de conteúdo: Solução de problemas Última revisão: 20/12/2018

O modelo de sincronização Intel® Stratix® 10 está correto nas versões do software Intel® Quartus® Prime Pro Edition 18.0 Update 1 e 18.1?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Não, o modelo Intel® Stratix® de sincronização 10 no software Intel® Quartus® Prime Pro Edition versão 18.0 Update 1 e 18.1 tem uma pequena correção errada. Isso é corrigido no software Intel Quartus Prime Pro Edition versão 18.1 da atualização 1.

Esses cenários de projeto podem ser afetados:

  • Designs que usam clock síncrono de origem
  • Designs com transferências entre o clock de referência e o clock de saída para IOPLLs
  • Designs com transferências entre clocks de saída de diferentes IOPLLs com diferentes clocks de referência

Quase todos os projetos verão alterações nos atrasos de tempo, mas a maioria das transferências não será afetada por causa da Remoção de Pessimismo comum do clock (CCPR) ou da transferência ser assíncrona.

Resolução

Todos os Intel Stratix 10 designs devem ser reanalyzados para sincronização no software Intel Quartus Prime Pro Edition versão 18.1 update 1 ou uma versão corrigida da atualização 18.0 1 ou 18.1.

Baixe e instale o Patch 1.45 para a atualização 18.0 1 a partir do link apropriado abaixo.

Baixe e instale o Patch 0.31 para 18.1 a partir do link apropriado abaixo.

Para projetos que já estão em produção:

1. Baixe e execute o script lut8_iobuf_qsh_v3.tcl para verificar se o design compilado é afetado por este problema.

Nome do projeto > quartus_sh -lut8_iobuf_qsh_v3.tcl -project -revision -npaths 100 -debug 0 -verbose -check_lutmasks -vo_file simulação/modelsim/.vo

Saída -> lut8check.rpt, iobuf.rpt, paths.csv

iobuf.rpt e paths.csv relatam os caminhos afetados pela alteração do modelo de sincronização

2. Se não houver caminhos identificados como impactados, nenhuma ação é necessária.

3. Se houver caminhos identificados como impactados e usando o software Intel Quartus Prime Pro Edition versão 18.1 ou anterior, reprise a análise de tempo usando a versão corrigida do software Intel Quartus Prime Pro Edition versão 18.0 Atualização 1 ou 18.1

Um.       Se não houver margem suficiente, recompile o design.
B.      Se houver margem suficiente, você pode optar por não executar nenhuma ação
 
Etapas para reprisar a análise de tempo:
1. Baixe e instale o patch 1.45 para 18.0.1 ou patch 0.31 para 18.1
2. Abra o design usando a versão corrigida do software Intel Quartus Prime Pro Edition
3. Vá para o analisador de > ferramentas e abra o analisador de sincronização.
4. Execute os seguintes comandos:
Um.       create_timing_netlist -modelo lento -force_dat
B.       read_sdc
c. update_timing_netlist
 
lut8check.rpt relata os LUTs afetados pelo problema descrito no KDB Por que eu tenho erros funcionais no meu projeto Intel® Stratix® 10? Se este relatório contém "Encontrados 0 LUTs com configurações de bits potencialmente incorretas", o design compilado é seguro. Se o projeto for afetado, os LUTs com este problema serão listados no relatório.

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Este artigo aplica-se a 1 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC

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