A taxa de transferência de acesso à memória entre o Núcleo 0 e o Core 1 se torna desbalanceada nas seguintes condições:
- CPU0 e CPU1 estão acessando o subsistema de memória ao mesmo tempo
- A taxa de transferência de memória agregada solicitada pelos dois núcleos excede a capacidade do subsistema de memória
- A Porta de coerência de aceleração (ACP) não está sendo usada ou está sendo usada com tráfego de baixa largura de banda
A Unidade de controle Snoop do subsistema da CPU arbitra solicitações de seus três mestres – CPU0, CPU1 e ACP – com base em um algoritmo round robin. Isso garante uma distribuição justa da largura de banda de memória disponível.
No entanto, quando todas as condições acima ocorrem, a tidão de arbitragem mestre da SCU é reduzida, porque as ações de arbitragem ACP não usadas são reatribuídas para CPU0, resultando em CPU0 recebendo até o dobro da largura de banda de memória da CPU1.
Se for necessária uma transferência de memória equilibrada entre o núcleo 0 e o núcleo 1, a aplicação em execução no núcleo 0 deve ser projetada para impedir que ela faça uso de mais de 50% da largura de banda de memória disponível.
Essas informações estão programadas para serem incluídas em uma versão futura do soC Cyclone® V, Arria® V SoC e Intel® Arria® 10 Manuais de referência técnica soC FPGA SoC.