ID do artigo: 000086575 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que meu design que usa um pino de clock de canto para conduzir um PLL de canto em um dispositivo Stratix III não funciona corretamente?

Ambiente

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema nas versões do software Quartus® II 10.0 e anteriores, um design usando um pino de clock de canto para impulsionar o PLL da curva em um dispositivo Stratix® III pode não funcionar como previsto, porque a análise de sincronização no caminho do pino do clock de canto para o PLL está incorreta. Os caminhos de sincronização no seu projeto envolvendo o pino do clock de canto e o PLL do canto podem falhar devido a requisitos de sincronização não aprimorem, mesmo que nenhuma violação seja relatada pelo analisador de tempo do TimeQuest.

    Este problema pode afetar seu design apenas se o pino do clock de canto impulsionar o PLL do canto. Em particular, o problema afeta os dispositivos Stratix III 3S200, 3S260 e 3S340. No entanto, o problema não afeta esses dispositivos nos pacotes H780, F1152 e H1152 porque não há PLLs de canto nesses pacotes. Outros dispositivos Stratix III de outras famílias de dispositivos não são afetados.

    Se o Stratix III estiver funcionando conforme esperado, nenhuma ação é necessária.

    Se você estiver vendo falhas no seu design Stratix III ou se estiver compilando um novo design Stratix III usando as versões do software Quartus II 10.0 ou anteriores, baixe e instale o patch de software Quartus II a partir dos links apropriados abaixo.






    Este problema está programado para ser corrigido em uma versão futura do software Quartus II.

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    FPGAs Stratix® III

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