Erro (10198): erro de HDL verilog em phylite_io_bufs.sv(1078): a direção de seleção de peças é oposta à direção do índice de prefixo

Devido a um problema no software Intel® Quartus® Prime versão 18.1 e anterior, você pode ver erros semelhantes, conforme mostrado abaixo quando o PHYLite IP Intel Arria 10 está configurado como uma interface de saída de 48 bits com a® opção Usar estrobosque de saída desativada.

No software Intel Quartus Prime Standard Edition,

Erro (10198): erro de HDL verilog em phylite_io_bufs.sv(1078): a direção de seleção de peças é oposta à direção do índice de prefixo

Erro (12152): não é possível elaborar a hierarquia do usuário "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"

No software Intel Quartus Prime Pro Edition,

Erro (13437): erro de HDL verilog em ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): a direção de seleção de peças é oposta à direção do índice de prefixo

Erro (13224): erro verilog HDL ou VHDL em ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): o índice 48 está fora do alcance [47:0] para 'group_data_out_n'

Para resolver esses erros, o Intel® Arria® 10 PHYLite IP pode ser configurado como uma interface de largura de dados de 47 bits ou menor.

Este problema será corrigido em uma versão futura do software Intel Quartus® Prime.