o software Intel® Quartus® Prime Standard edition pode emitir esta mensagem de aviso durante a compilação quando você usa o receptor LVDS em um dispositivo Intel® MAX® 10 e restringe os tempos de configuração e de espera para os pinos de entrada no arquivo Synopsys Design Constraint (SDC). Isso porque quando um PLL é definido como modo de origem síncrona ou ZDB para designs LVDS, as configurações ideais da cadeia de atraso são usadas automaticamente durante a compilação, mas as restrições de configuração e tempo de espera para as entradas do receptor LVDS são ignoradas. O aviso é emitido para notificar o usuário sobre as restrições ignoradas.
Embora as restrições de tempo de instalação e de tempo de espera para as entradas do receptor LVDS no SDC sejam ignoradas durante a compilação, o Analisador de tempo os usa para análise de tempo após a compilação.
Você pode ignorar com segurança esta mensagem de aviso.