Este erro pode ser visto no software Intel® Quartus® Prime Pro Edition durante a compilação® de todo o design direcionado para dispositivos Intel Agilex que contém o design genérico de interface serial flash Intel® FPGA IP com conduítes exportados. Isso porque há um conflito de habilitação de saída (OE) no posicionamento do pino de projeto. O erro pode ser duplicado em diferentes atribuições de pinos se houver vários conflitos de EE sendo detectados.
Em todos Intel Agilex, há um requisito de colocação de pinos devido ao fato de que o hardware de OE é compartilhado entre os pinos do grupo DQ x4. Assim, se houver dois conduítes com seus próprios sinais de OE, eles devem ser atribuídos a diferentes pinos de grupo de DQ x4 para evitar conflitos de EE.
Interface serial genérica Intel FPGA IP (visualizador de mapas de tecnologia)
Sinais de EE | Conduíte exportado |
---|---|
dedicated_interface:data_buf[0]~0 | qspi_pins_data[0] |
dedicated_interface:data_buf[1]~1 | qspi_pins_data[1] |
dedicated_interface:data_buf[2]~2 | qspi_pins_data[2] qspi_pins_data[3] |
qspi_inf_inst:oe_reg | qspi_pins_dclk qspi_pins_ncs |
Para evitar esse erro, os conduítes exportados com diferentes sinais de EE devem ser estabelecidos em um grupo DQ x4 diferente, enquanto os conduítes exportados com sinal de EE compartilhado são recomendados para serem estabelecidos no mesmo grupo de DQ x4. Por exemplo, usando Intel Agilex® dispositivo de Intel Agilex (AGFB027) é mostrado na tabela a seguir:
Conduíte exportado | Colocação de pinos | grupo DQ x4 (AGFB027) |
---|---|---|
qspi_pins_data[0] | W34 | DQ133 |
qspi_pins_data[1] | J35 | DQ135 |
qspi_pins_data[2] qspi_pins_data[3] | L38 W38 | DQ132 |
qspi_pins_dclk qspi_pins_ncs | J39 C38 | DQ134 |
As informações estão disponíveis Intel® Agilex™ guia de usuário de E/S e LVDS SERDES para uso geral e arquivos de pin-out para Intel FPGA.