Não. Devido à restrição de hardware, quando a ALTPLL de Intel® MAX® 10 FPGA estiver configurada no modo de buffer de atraso zero (ZDB) e o clock de saída for atribuído a um pino PLL_CLKOUTn configurado como padrão de E/S de terminada única, o usuário encontrará o seguinte erro:
Erro (176557): Não é possível colocar PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" no dispositivo de destino devido a restrições do dispositivo
Erro (176593): Não é possível colocar PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" no local pll PLL_1 -- o pino do clock de saída compensado "" do PLL deve ser colocado em E/S do clock de saída dedicado -- PLL está no modo de buffer de atraso zero
Erro (176568): Não é possível colocar PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" no local pll PLL_1 porque a célula de E/S (porta do tipo CLK do PLL) tem uma atribuição de local incompatível com o pino de E/S PLL Pin_xx.
Esta restrição é aplicável apenas ao modo de buffer de atraso zero no ALTPLL.
Conecte o clock de saída ATLPLL ao PLL_CLKOUTpino p .
O Intel® MAX® 10 clocking e o guia do usuário PLL estão programados para serem atualizados com este detalhe em uma versão futura.