Descrição
Você pode ver este erro no software Intel® Quartus® Prime Pro ao usar o LVDS SERDES Intel FPGA IP com Intel Stratix® 10 dispositivos. Este erro ocorre quando o sinal do clock de entrada do IOPLL está sendo fontedo através do núcleo FPGA núcleo
Resolução
Para evitar este erro, forneça o sinal do clock de entrada para o IOPLL por meio de pinos de clock dedicados.