ID do artigo: 000086681 Tipo de conteúdo: Documentação e informações do produto Última revisão: 28/07/2017

Como o gerador de tráfego Arria 10 EMIF pode ser configurado para um teste de loop infinito?

Ambiente

  • Interfaces de memória externa Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao gerar um design de exemplo Arria®10 EMIF, um gerador de tráfego é implementado por padrão, mas as configurações do gerador de tráfego não podem ser configuradas através de Qsys.

     

    Resolução

    Após gerar o HDL para o design de exemplo Arria 10 EMIF, altere os arquivos de topo Qsys IP com o parâmetro genérico abaixo:

    . TEST_DURATION ("INFINITA"),

    O gerador de tráfego realizará testes de leitura/gravação infinitamente.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

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