ID do artigo: 000086689 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2020

Por que vejo a violação do tempo de espera no design do BSP OpenCL DCP1.2?

Ambiente

    Intel® Quartus® Prime Pro Edition
    SDK Intel® FPGA para OpenCL™ Edição Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver uma pequena violação de tempo de espera ao compilar um design BSP DCP1.2 OpenCL.

 

Resolução

Esta violação de sincronização de espera não causa qualquer problema funcional no design de BSP OpenCL DCP1.2.

Este problema foi corrigido no design de BSP OpenCL DCP 1.2.1.

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