ID do artigo: 000086689 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2020

Por que vejo a violação do tempo de espera no design do BSP OpenCL DCP1.2?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA SDK para OpenCL™
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode ver uma pequena violação de tempo de espera ao compilar um design BSP DCP1.2 OpenCL.

     

    Resolução

    Esta violação de sincronização de espera não causa qualquer problema funcional no design de BSP OpenCL DCP1.2.

    Este problema foi corrigido no design de BSP OpenCL DCP 1.2.1.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Arria® 10 e FPGAs SoC

    Isenção de responsabilidade

    1

    Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.