ID do artigo: 000086705 Tipo de conteúdo: Mensagens de erro Última revisão: 06/07/2017

Aviso crítico(16643): foram encontradas IO_STANDARD atribuições encontradas para o pino "ref_clk" com vários valores. Usando o valor: "LVDS"

Ambiente

    Intel® Quartus® Prime Pro Edition
    PHY Lite para interfaces paralelas Intel® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Após gerar o PHYLite for Parallel Interfaces Intel® FPGA IP, seu clock de referência de loop bloqueado por fase (PLL) é um clock de entrada de terminação única com um padrão de E/S determinado pelo parâmetro padrão de E >/S da guia geral ip > de E/S.
Um clock de referência PLL diferencial com padrão de E/S LVDS também é suportado e é implementado adicionando uma restrição padrão de E/S QSF:
set_instance_assignment nome IO_STANDARD LVDS -para <ref_clk>

Isso causa o aviso crítico.

Resolução

Você pode ignorar com segurança este aviso crítico.

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Este artigo aplica-se a 2 produtos

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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