ID do artigo: 000086720 Tipo de conteúdo: Mensagens de erro Última revisão: 23/05/2019

Aviso (332049): create_generated_clock ignorada em .sdc: Opção -fase: mudança de fase inválida

Ambiente

    Intel® Quartus® Prime Standard Edition
    Soft LVDS Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel® Quartus® Prime Standard Edition versão 18.1 e anterior, você poderá ver a mensagem de aviso acima no estágio de ajuste se você usar o comando write_sdc -expande .sdc no Intel® Timing Analyzer. Este problema ocorre se você tiver o LVDS intel® Max® 10 soft Intel® FPGA IP em seu design.

Resolução

Para resolver este problema, modifique a fase create_generated_clock do .sdc com o seguinte:

Da -fase -90/1 modificar para -phase [expr -90/1]

Este problema é corrigido a partir do software Intel® Quartus® Prime Standard Edition versão 19.1.

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