ID do artigo: 000086752 Tipo de conteúdo: Documentação e informações do produto Última revisão: 28/12/2017

Como o gerador de tráfego® de Intel Arria 10 EMIF IP pode ser modificado para um padrão de dados fixo?

Ambiente

  • Software de projeto Intel® Quartus® Prime
  • Interfaces de memória externa Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao gerar um projeto Intel® Arria® exemplo de 10 EMIF, um gerador de tráfego é implementado com um padrão de tráfego PRBS pré-definido. Para depuração posterior, pode ser útil usar um padrão de dados fixo.

    Resolução

    O padrão padrão de dados PRBS é implementado usando um LFSR (Registro de deslocamento de feedback linear), que está localizado no arquivo altera_emif_avl_tg_lfsr_wrapper.sv. Comente o código original e altere-o para o padrão de dados que você precisa (consulte o exemplo abaixo).

    Gerar
    genvar i;
    para (i = 0; eu < NUM_LFSR; i)
    comece: lfsr_gen
    altera_emif_avl_tg_lfsr # (
    // . LARGURA (LFSR_WIDTH),
    // . SEMENTE (SEED * (3 1) i)
    ) lfsr_inst (
    .clk (clk),
    .reset_n (reset_n),
    .habilitar (habilitar),
    .data (lfsr_data[((i 1)*LFSR_WIDTH-1):(i*LFSR_WIDTH)])
    // );
    Final
    endgenerar

    always_ff @(posedge clk ou negedge reset_n)
    Começar
    se (!reset_n) começar
    lfsr_data <= 256'H0000000FFFFFFFF0000000FFFFFF000000FFFFFFFF00000FFFFFF000000FFFFFFFFFF;
    terminar outra vez se (habilitar) começar
    lfsr_data <= ~lfsr_data;
    Final
    Final

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    FPGAs Intel® Arria® 10 e FPGAs SoC

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