Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 21.2 e anterior, você pode ver erros semelhantes abaixo ao compilar o® exemplo de design VHDL para Intel Agilex 7 dispositivos EMIF IP nos simuladores Cadence NCSim* ou Cadence Xcelium*.
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): porta de módulo estrangeiro calbus_rdata_1 de modo em deve estar associada com porta/sinal de entidade/componente ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: linha 65, posição 66).
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): a porta de módulo estrangeiro calbus_seq_param_tbl_1 de modo em deve estar associada com porta/sinal de entidade/componente ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: linha 65, posição 66).
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition v21.3.